<div dir="auto">Hi all,</div><div dir="auto"><br></div><div dir="auto">Sorry about the second email. The location for this meeting is <span style="color:rgb(49,49,49);font-family:-apple-system,"helvetica neue";word-spacing:1px">cepsr 414 (instead of EE conference room). Thanks!</span></div><div dir="auto"><font color="#313131" face="-apple-system, helvetica neue"><span style="word-spacing:1px"><br></span></font></div><div dir="auto"><font color="#313131" face="-apple-system, helvetica neue"><span style="word-spacing:1px">Best,</span></font></div><div dir="auto"><font color="#313131" face="-apple-system, helvetica neue"><span style="word-spacing:1px">Tina<br></span></font><br clear="all"><div dir="auto"><div dir="ltr" class="gmail_signature" data-smartmail="gmail_signature">Tina (Xintian) Wang<br>Events & External Relations Manager<br>Department of Electrical Engineering<br>857-218-0454 (Mudd 1310) <br>LinkedIn: <a href="https://urldefense.proofpoint.com/v2/url?u=http-3A__www.linkedin.com_in_xintian-2Dwang1&d=DwMFaQ&c=009klHSCxuh5AI1vNQzSO0KGjl4nbi2Q0M1QLJX9BeE&r=SD-9ztpHDQVkXLFc0zdc9RZWqGhdQ2vAJZ0O73eMlt0&m=zmyKsPfmwRE5jWwRSfLWRTvXITWx5T49XO4k5zHjGYt9HlValSw9vv0fm6HLhq4w&s=5pFI2VyPn5sRGGmqHpJj3ABw6I_eJmU3wfUTG6eZ_iQ&e=">www.linkedin.com/in/xintian-wang1</a><br>———<br>This email (including any attachments) is for the use of the intended recipient only and may contain confidential information and/or copyright material. If you are not the intended recipient, please notify the sender immediately and delete this email and all copies from your system. Any unauthorized use, disclosure, reproduction, copying, distribution, or other form of unauthorized dissemination of the contents is expressly prohibited.</div></div></div><div><br></div><div><br><div class="gmail_quote gmail_quote_container"><div dir="ltr" class="gmail_attr">On Wed, Apr 2, 2025 at 11:52 Columbia EE Events <<a href="mailto:ee-events@ee.columbia.edu">ee-events@ee.columbia.edu</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div dir="auto"><div style="text-align:center"><div><font color="#0b5394"><img src="cid:ii_m73qp5hx1" alt="Left-aligned blue cuee logo.png" style="width:844px;max-width:100%"><br></font></div><blockquote type="cite" style="text-align:start"><div dir="ltr"><div dir="ltr"><div style="text-align:center"><font color="#0b5394" size="4"><b></b></font></div><div style="text-align:center"><font color="#0b5394" size="4"><b>Please join us for EE x CISL Seminar on 4/18!</b></font></div></div></div></blockquote></div><font color="#0b5394"><b>When: </b>4/18 Friday, 2-3pm<br><b>Where: CEPSR 414</b><br><b>Who: </b> Ajay Balankutty (Principal Engineer, Intel)<br><b>Title:</b> Architecting High-Speed SerDes Transceivers in Advanced CMOS Technologies</font></div><font color="#0b5394"><b>Host: </b>Peter R. Kinget<br><br><b>Abstract: </b>CMOS technology in the angstrom (Å) era of semiconductors continues to provide scaling benefits to digital systems (like CPUs and GPUs) and Analog/Mixed-signal IPs (like PLLs, data converters, wireline and wireless transceivers) by realizing more capable and power efficient designs. As always, a deep understanding of semiconductor and interconnect physics enables circuit designers to differentiate and exploit technology scaling fully. I will give an overview of an advanced CMOS process technology with nanoribbon (RibbonFET) with back-side power delivery, and some of the fundamental physics that that can influence circuit and architecture choices. We will then go over in detail SerDes transceiver trends, architecture advances and circuits evolution paired with CMOS scaling, with specific examples from our recent work in 100Gb/s and 200Gb/s links.<br><br><b>Bio: </b>Ajay Balankutty received his M.S. and Ph.D. from Columbia University in Electrical Engineering in 2010. He is currently a Principal Engineer, technical lead and manages SerDes development at Intel, where his group in develops the first Serial I/O transceivers in Intel’s latest process technology nodes that serves as a reference design for all foundry customers. His pathfinding team also develops the IP architecture and circuits for next generation Ethernet, OIF and PCIe standards. Since 2010, Ajay and his team developed 28Gb/s, 56Gb/s, 112Gb/s and 224Gb/s SerDes transceivers. In addition to SerDes design, he and his team performs system technology co-optimization (STCO) to ensure that CMOS scaling continues to provide benefits for analog/mixed-signal circuits and systems. Ajay has published over 25 papers in peer-reviewed conferences and journals and is a member of the Technical Program Committee of CICC.</font></div>
</blockquote></div></div>